Open-sourcing template verifikasi UVM kami untuk core RISC-V
Setelah membersihkan empat tahun IP verifikasi internal, kami merilis template yang kami gunakan untuk membawa core RISC-V dari RTL ke sign-off. Berlisensi MIT, di GitHub hari ini.
Penulis
Antikode
Verifikasi memakan lebih dari setengah dari setiap proyek chip yang kami kirim. Bagian yang dapat digunakan kembali dari upaya itu telah hidup di repo SVN internal Antikode selama empat tahun, mengakumulasi penyempurnaan dari dua belas tape-out. Hari ini kami merilis versi yang sudah dibersihkan di bawah lisensi MIT di github.com/antikode/uvm-riscv-templates.
Apa yang ada di dalamnya: monitor instruksi RISC-V parameterisable yang melakukan decode RV32IM/IMC/IMAFC, model coverage dengan coverpoint terdefinisi untuk ISA, peristiwa mikro-arsitektural, dan kondisi eksepsi, agen subsistem memori yang mendukung AHB-Lite dan AXI-Lite, generator stream instruksi constrained-random yang interoperable dengan riscv-dv, dan scoreboard yang dapat dikonfigurasi untuk arsitektur in-order dan out-of-order.
Ini opinionated. Mengasumsikan UVM 1.2 atau lebih baru, simulator yang compliant dengan SystemVerilog (kami uji di Xcelium dan Questa), dan layout proyek yang mencerminkan yang kami gunakan secara internal. Bukan environment verifikasi turn-key — ini titik awal yang membawa Anda dari "RTL ada" ke "menjalankan test terarah melawan monitor yang bekerja" dalam dua hari, bukan dua minggu.
Mengapa kami melakukan ini
Komunitas desain semikonduktor Indonesia dan Asia Tenggara kecil tapi tumbuh. Gap terbesar yang kami lihat bukan talenta RTL — tapi metodologi verifikasi. Memperlakukan template ini sebagai parit kompetitif masuk akal di 2020. Di 2026 itu hanya memperlambat ekosistem yang kami andalkan. Template ini cukup untuk membawa core RISC-V hobi atau riset dari awal; jika Anda menginginkan dukungan sign-off produksi, kami tetap menjualnya sebagai layanan.
Issue, PR, dan permintaan fitur diterima di repo GitHub. Maintainer-nya adalah anggota tim verifikasi kami, dengan balasan biasanya dalam dua hari kerja. Kami akan mengadakan workshop hands-on pada template-nya di RISC-V Summit Asia mendatang di Singapura.
Lanjut baca
Artikel terkait · Engineering
EngineeringTest new article
Test Antikode Antikode Sub Ops is a Jakarta-based fabless design house. We license silicon-proven embedded RISC-V cores and AI accelerator IP, and we deliver custom RTL and FPGA-to-ASIC services on TSMC 28nm and GF 22FDX. Founded 2018, 47 IPs in production, 220M+ units shipped
Read articleMigrasi FPGA-ke-ASIC: pelajaran yang terus kami pelajari ulang
Sebagian besar prototipe FPGA belum siap ASIC, terlepas dari apa yang dikatakan laporan sintesis vendor. Setelah 12 tape-out, inilah daftar singkat hal-hal yang selalu menggigit — dan bagaimana sekarang kami menangkapnya di minggu pertama.
Read articleProdukAntikode RV-32IM Core v1.2 — silicon-proven di TSMC 22ULL
Core RISC-V 32-bit andalan kami mencapai 480 MHz worst-case pada 0,72 V di TSMC 22ULL dengan skor 2,1 CoreMark/MHz. v1.2 hadir dengan debug yang diperkuat, JTAG-PMP, dan testbench UVM yang diperbarui.
Read article