Migrasi FPGA-ke-ASIC: pelajaran yang terus kami pelajari ulang

Prototipe FPGA yang berjalan adalah penyemangat moral yang bagus. Itu juga prediktor buruk untuk kesuksesan ASIC. Kami sudah mengirimkan dua belas ASIC pelanggan yang awalnya berupa desain FPGA Xilinx atau Intel, dan lima kategori masalah yang sama hampir selalu muncul. Tidak ada yang eksotis. Semuanya mudah terlewat jika tim Anda belum pernah melalui tape-out.

Yang pertama adalah higienitas clock-domain crossing. Fabric FPGA itu pemaaf — synchroniser FF murah, energi glitch dibatasi oleh routing track, dan engine timing Vivado akan memperingatkan Anda tentang sebagian besar path lintas-domain. Di ASIC 22 nm, RTL yang sama menjadi bahaya metastabilitas. Sekarang kami mensyaratkan laporan CDC eksplisit dari tool struktural (kami pakai SpyGlass CDC) sebelum RTL apa pun di-freeze untuk sign-off ASIC — bahkan jika build FPGA sudah bersih selama berbulan-bulan.

Yang kedua adalah strategi reset. Banyak desain FPGA menggunakan reset sinkron global yang terhubung ke mana-mana. Di ASIC, reset tree itu menjadi mimpi buruk routing dan race power-up. Solusinya adalah pola async-reset / sync-deassert terstruktur dengan hierarki reset domain terdokumentasi, idealnya digenerate alih-alih ditulis tangan.

Tiga lainnya: inferensi memori (LUTRAM tidak ada di ASIC; wrapper memori eksplisit dan memory compiler sejak hari pertama), kesiapan DFT (insersi scan, MBIST, dan target coverage at-speed BIST tidak bisa di-retrofit di minggu ke-38), dan asumsi antarmuka analog (transceiver FPGA dan PLL menyembunyikan banyak kompleksitas analog yang menjadi masalah Anda di ASIC).

Engagement standar FPGA-ke-ASIC kami sekarang dibuka dengan audit struktural satu minggu sebelum pekerjaan porting dimulai. Biasanya menangkap 60-80% issue yang sebaliknya akan muncul saat sign-off, ketika memperbaikinya jadi sepuluh kali lebih mahal.